具有部分氮化镓/硅半导体材料异质结的U-MOSFET及其制作方法与流程

本发明涉及功率半导体器件领域，尤其涉及一种u-mosfet结构及其制作方法。

背景技术：

半导体功率器件是指主要用于电力设备的电能变换和控制电路方面的大功率电子器件。随着半导体功率技术的快速发展，功率半导体器件已经广泛应用于现代工业控制和国防装备中。在20世纪80年代后期，由于刻槽技术的发展，功率半导体界开始采用该工艺技术开发u-mosfet结构。与vd-mosfet结构相比，u-mosfet结构同样具备开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高线性度高等特性，由于u-mosfet结构没有jfet区，其内部电阻明显降低。

技术实现要素：

本发明提出了一种具有部分氮化镓/硅半导体材料异质结的u-mosfet，旨在进一步提高u-mosfet的击穿电压，改善器件性能。

本发明的技术方案如下：

该具有部分氮化镓/硅半导体材料异质结的u-mosfet，包括：

氮化镓材料的n+型衬底；

n型氮化镓外延层，位于所述n+型衬底上表面中间区域，与n+型衬底整体构成凸字型结构；

基于凸字型结构表面形成的n型硅外延层，n型硅外延层的上部左、右两端区域分别形成p型基区，每一处p型基区中形成n+型源区和p+沟道衬底接触以及相应的沟道；

所述n型硅外延层的中间区域刻蚀形成凹槽，凹槽的宽度小于n型氮化镓外延层的宽度，凹槽底部深入n型氮化镓外延层上部中间区域，凹槽深度大于p型基区与n型硅外延层之间pn结的深度；

栅氧化层，覆盖所述凹槽的内壁；

栅极，填充于所述栅氧化层内；

钝化层，覆盖所述栅极的上表面；

源极，覆盖p+沟道衬底接触与n+型源区相接区域的上表面；两处源极共接；

漏极，位于所述n+型衬底下表面；

所述n型氮化镓外延层和n型硅外延层的厚度和掺杂浓度由器件的耐压要求决定，其中，n型氮化镓外延层和n型硅外延层的掺杂浓度低于n+型衬底的掺杂浓度。

在以上方案的基础上，本发明还进一步作了如下优化：

两处源极通过覆盖于钝化层上表面的同材料金属(即与源级材料相同的金属)连成一体。

所述凹槽底部深入n型氮化镓外延层上部中间区域，相应的n型氮化镓外延层刻蚀深度ln为0.5μm～2μm。

n型硅外延层是通过异质外延技术或键合技术在n+型衬底和n型氮化镓外延层上表面形成的；p型基区及其n+型源区和p+沟道衬底接触，是在n型硅外延层上部采用离子注入技术形成的。

n型硅外延层和n型氮化镓外延层的掺杂浓度根据设计的击穿电压确定，与n+型衬底相比相差大约4-6个数量级。

n型硅外延层和n型氮化镓外延层的掺杂浓度根据设计的击穿电压确定，n型硅外延层的掺杂浓度为1×10¹⁵～3×10¹⁵，n型氮化镓外延层的掺杂浓度为3×10¹⁵～6×10¹⁵cm^-3。

栅极为多晶硅栅极，源极为金属化源极，漏极为金属化漏极。

所述凹槽底部与所述pn结之间的高度差lm为2μm～4μm。

所述凹槽侧面到n型氮化镓外延层侧面的距离wn为0.5μm～2μm。

一种制作上述具有部分氮化镓/硅半导体材料异质结的u-mosfet的方法，包括以下步骤：

1)在氮化镓半导体材料的n+型衬底的上表面外延形成所述n型氮化镓外延层；

2)在n+型衬底下表面形成金属化漏极；

3)采用部分刻蚀技术对n型氮化镓外延层进行部分刻蚀，刻蚀延伸到n+型衬底上表面，与n+型衬底整体形成凸字型结构；

4)在n+型衬底和n型氮化镓外延层上表面异质外延生长技术(或利用键合技术)形成n型硅外延层；

5)在n型硅外延层上部的左、右两端区域采用离子注入技术形成p型基区以及n+型源区和p+沟道衬底接触，并在两处n+型源区之间的区域刻槽，满足刻槽深度大于p型基区与n型硅外延层之间pn结的深度，刻槽延伸到n型氮化镓外延层中；在刻槽内壁淀积有栅氧化层；

6)采用局部氧化技术在刻槽内壁淀积形成栅氧化层，并淀积多晶硅，然后刻蚀多晶硅以及栅氧化层，形成多晶硅栅极；

7)在器件表面淀积钝化层，并在对应于源极的位置刻蚀接触孔；

8)在接触孔内淀积金属并刻蚀形成源极，形成覆盖整个p型基区以及钝化层上表面的源级一体结构。

本发明技术方案的有益效果如下：

本发明将氮化镓半导体材料与硅半导体材料相结合，采用氮化镓半导体材料作u-mosfet的衬底，在氮化镓半导体材料n+型衬底上外延生长形成掺杂浓度较低的n型氮化镓半导体材料外延层，对n型氮化镓半导体材料外延层进行部分刻蚀形成凸字型结构，再以该n型氮化镓外延层为基础异质外延生长(或利用键合技术形成)n型硅半导体材料外延层，采用硅成熟工艺形成u-mosfet器件的有源区。利用氮化镓半导体材料的高临界击穿电场特性，通过击穿点转移，将器件槽栅拐角处栅氧的强电场引入氮化镓半导体材料中，抬高了器件的纵向电场峰，u-mosfet器件可承担更高的击穿电压，突破了传统硅基u-mosfet器件受单一硅半导体材料临界击穿电场的限制，提高了器件可靠性，有效改善了器件性能。

附图说明

图1是本发明的结构示意图。

其中，1-n+型源区；2-p+沟道衬底接触(p+型体区)；3-栅极；4-钝化层；5-源极；6-栅氧化层；7-p型基区；8-n型氮化镓外延层；9-n型硅外延层；10-n+型衬底；11-漏极。

具体实施方式

下面结合附图以n沟道u-mosfet为例介绍本发明。

如图1所示，本实施例包括：

氮化镓材料的n+型衬底10；

在n+型衬底上表面形成的氮化镓半导体材料的n型外延层，记为n型氮化镓外延层8；

在n+型衬底10和n型氮化镓外延层8上表面异质外延生长或利用键合技术形成的n型硅外延层9；

分别在所述n型硅外延层9上部的左、右两端区域形成的两处p型基区7；每一处p型基区7中形成沟道以及n+型源区2和p+沟道衬底接触1；在所述n型硅外延层位于两处n+型源区2之间的区域刻槽至n型硅外延层9中，同时满足刻槽深度大于p型基区7与n型硅外延层9之间pn结的深度，刻槽延伸到n型氮化镓外延层8中，刻槽的深度根据不同的耐压等级设定，在刻槽内壁淀积有栅氧化层6；栅极3设置于栅氧化层6的内壁；栅极3的上表面覆盖有钝化层4；

源极5，覆盖p+沟道衬底接触1与n+型源区2相接区域的上表面；两处源极5共接；

漏极9，位于所述n+型衬底10下表面。

n型硅外延层的掺杂浓度为1×10¹⁵～3×10¹⁵，n型氮化镓外延层的掺杂浓度为3×10¹⁵～6×10¹⁵cm^-3，比n+型衬底的掺杂浓度小4-6个数量级；所述凹槽底部深入n型氮化镓外延层上部中间区域，相应的n型氮化镓外延层刻蚀深度ln为0.5μm～2μm；凹槽底部与所述pn结之间的高度差lm为2μm～4μm；所述凹槽侧面到n型氮化镓外延层侧面的距离wn为0.5μm～2μm。

以n沟道u-mosfet为例，具体可以通过以下步骤进行制备：

1)在氮化镓半导体材料的n+型衬底10的上表面外延形成所述n型氮化镓外延层8；

2)在n+型衬底10下表面形成金属化漏极9；

3)采用部分刻蚀技术对n型氮化镓外延层8进行部分刻蚀，刻蚀延伸到n+型衬底10上表面，形成凸字型结构；

4)在n+型衬底10和n型氮化镓外延层8上表面异质外延生长技术(或利用键合技术)形成n型硅外延层9；

5)在n型硅外延层9上部的左、右两端区域采用离子注入技术形成p型基区7以及n+型源区2和p+沟道衬底接触1，并在两处n+型源区2之间的区域刻槽，满足刻槽深度大于p型基区7与n型硅外延层9之间pn结的深度，刻槽延伸到n型氮化镓外延层8中；在刻槽内壁淀积有栅氧化层6；

6)采用局部氧化技术在刻槽内壁淀积形成栅氧化层6，并淀积多晶硅，然后刻蚀多晶硅以及栅氧化层，形成多晶硅栅极3；

7)在器件表面淀积钝化层4，并在对应于源极的位置刻蚀接触孔；

8)在接触孔内淀积金属并刻蚀形成源极，形成覆盖整个p型基区7以及钝化层4上表面的源级一体结构。

经sentaurustcad仿真表明，该器件较之传统硅基u-mosfet的性能改善，在两种器件漂移区长度相同的情况下，该器件的击穿电压相比于传统硅基u-mosfet提高了1.5-2倍。例如，u-mosfet的漂移区长度为10μm时，击穿电压突破300v。

本发明中的u-mosfet也可以为p型沟道(此时9为p型硅外延层)，其结构与n沟道u-mosfet等同，也将其视为属于本申请权利要求的保护范围，在此不再赘述。

本发明的u-mosfet中，8与9可以同型，也可以不同型，即：8为n型氮化镓外延层，9也可以为p型硅外延层；也可以8为p型氮化镓外延层，9为n型硅外延层；也可以8为p型氮化镓外延层，9为p型硅外延层。其结构仍是u-mosfet器件，也应将其视为属于本申请权利要求的保护范围，在此不再赘述。