详解半导体制造的八大步骤

当听到“半导体”这个词时，你会想到什么？它听起来复杂且悠远，但实在已经渗透到我们 生活的各个方面：从智能 手机、笔记本电脑、信誉卡到地铁，我们平常生活所依靠的各类物品都用到了半导体。

每个半导体产物的制造都需要数百个工艺，泛林团体将全部制造进程分为八个步调：晶圆加工-氧化-光刻-刻蚀-薄膜堆积-互连-测试-封装。

第一步

晶圆加工

一切半导体工艺都始于一粒沙子！由于沙子所含的硅是生产晶圆所需要的原材料。晶圆是将硅(Si)或砷化镓(GaAs)制成的单晶柱体切割构成的圆薄片。要提取高纯度的硅材料需要用到硅砂，一种二氧化硅含量高达95%的特别材料，也是建造晶圆的首要原材料。晶圆加工就是建造获得上述晶圆的进程。

① 铸锭

首先需将沙子加热，分手其中的一氧化碳和硅，并不竭反复该进程直至获得超高纯度的电子级硅(EG-Si)。高纯硅融化成液体，进而再凝固成单晶固体形式，称为“锭”，这就是半导体制造的第一步。硅锭（硅柱）的建造精度要求很高，到达纳米级，其普遍利用的制造方式是提拉法。

② 锭切割

前一个步调完成后，需要用金刚石锯切掉铸锭的两头，再将其切割成一定厚度的薄片。锭薄片直径决议了晶圆的尺寸，更大更薄的晶圆能被朋分红更多的可用单元，有助于下出世产本钱。切割硅锭后需在薄片上加入“平展区”或“凹痕”标志，方便在后续步调中以其为标准设备加工偏向。

③ 晶圆概况抛光

经过上述切割进程获得的薄片被称为“裸片”，即未经加工的“质料晶圆”。裸片的概况凹凸不服，没法间接在上面印制电路图形。是以，需要先经过研磨和化学刻蚀工艺去除概况瑕疵，然后经过抛光构成光亮的概况，再经过清洗去除残留净化物，即可获得概况整洁的制品晶圆。

第二步

氧化

氧化进程的感化是在晶圆概况构成庇护膜。它可以庇护晶圆不受化学杂质影响、避免漏电流进入电路、防备离子植入进程中的分散以及避免晶圆在刻蚀时滑脱。

氧化进程的第一步是去除杂质和净化物，需要经过四步去除有机物、金属等杂质及蒸发残留的水份。清洁完成后便可以将晶圆置于800至1200摄氏度的高温情况下，经过氧气或蒸气在晶圆概况的活动构成二氧化硅（即“氧化物”）层。氧气分散经过氧化层与硅反应构成份歧厚度的氧化层，可以在氧化完成后丈量它的厚度。

干法氧化和湿法氧化

按照氧化反应中氧化剂的分歧，热氧化进程可分为干法氧化和湿法氧化，前者利用纯氧发生二氧化硅层，速度慢但氧化层薄而致密，后者需同时利用氧气和高消融度的水蒸气，其特点是发展速度快但庇护层相对较厚且密度较低。

除氧化剂之外，还有其他变量会影响到二氧化硅层的厚度。首先，晶圆结构及其概况缺点和内部搀杂浓度城市影响氧化层的天生速度。此外，氧化装备发生的压力和温度越高，氧化层的天生就越快。在氧化进程，还需要按照单元中晶圆的位置而利用假片，以庇护晶圆并减小氧化度的差别。

第三步

光刻

光刻是经过光芒将电路图案“印刷”到晶圆上，我们可以将其了解为在晶圆概况绘制半导体制造所需的平面图。电路图案的邃密度越高，制品芯片的集成度就越高，必须经过先辈的光刻技术才能实现。具体来说，光刻可分为涂覆光刻胶、曝光和显影三个步调。

① 涂覆光刻胶

在晶圆上绘制电路的第一步是在氧化层上涂覆光刻胶。光刻胶经过改变化学性质的方式让晶圆成为“相纸”。晶圆概况的光刻胶层越薄，涂覆越均匀，可以印刷的图形就越邃密。这个步调可以采用“旋涂”方式。

按照光（紫外线）反应性的区分，光刻胶可分为两种：正胶和负胶，前者在受光后会分化并消失，从而留下未受光地区的图形，尔后者在受光后会聚合并让受光部分的图形显现出来。

② 曝光

在晶圆上覆盖光刻胶薄膜后，便可以经过控制光芒照耀来完成电路印刷，这个进程被称为“曝光”。我们可以经过曝光装备来挑选性地经过光芒，当光芒穿过包括电路图案的掩膜时，就能将电路印制到下方涂有光刻胶薄膜的晶圆上。

在曝光进程中，印刷图案越邃密，终极的芯片就可以包容更多元件，这有助于进步生产效力并下降单个元件的本钱。在这个范畴，今朝备受注视标新技术是EUV光刻。

③ 显影

曝光以后的步调是在晶圆上喷涂显影剂，目标是去除图形未覆盖地区的光刻胶，从而让印刷好的电路图案显现出来。显影完成后需要经过各类丈量装备和光学显微镜停止检查，确保电路图绘制的质量。

第四步 · 刻蚀

在晶圆上完成电路图的光刻后，就要用刻蚀工艺来去除任何过剩的氧化膜且只留下半导体电路图。要做到这一点需要操纵液体、气体或等离子体来去除选定的过剩部分。

刻蚀的方式首要分为两种，取决于所利用的物资：利用特定的化学溶液停止化学反应来去除氧化膜的湿法刻蚀，以及利用气体或等离子体的干法刻蚀。

湿法刻蚀

利用化学溶液去除氧化膜的湿法刻蚀具有本钱低、刻蚀速度快和生产率高的上风。但是，湿法刻蚀具有各向同性的特点，即其速度在任何偏向上都是不异的。这会致使掩膜（或敏感膜）与刻蚀后的氧化膜不能完全对齐，是以很难处置很是邃密的电路图。

干法刻蚀

干法刻蚀可分为三种分歧范例。第一种为化学刻蚀，其利用的是刻蚀气体（主如果氟化氢）。和湿法刻蚀一样，这类方式也是各向同性的，这意味着它也不适适用于邃密的刻蚀。

第二种方式是物理溅射，即用等离子体中的离子来撞击并去除过剩的氧化层。作为一种各向同性的刻蚀方式，溅射刻蚀在水和蔼垂直偏向的刻蚀速度是分歧的，是以它的邃密度也要跨越化学刻蚀。但这类方式的弱点是刻蚀速度较慢，由于它完全依靠于离子碰撞引发的物理反应。

最初的第三种方式就是反应离子刻蚀(RIE)。RIE连系了前两种方式，即在操纵等离子体停止电离物理刻蚀的同时，借助等离子体活化后发生的自在基停止化学刻蚀。除了刻蚀速度跨越前两种方式之外，RIE可以操纵离子各向同性的特征，实现高邃密度图案的刻蚀。

现在干法刻蚀已经被普遍利用，以进步邃密半导体电路的良率。连结全晶圆刻蚀的均匀性并进步刻蚀速度相当重要，现今最早辈的干法刻蚀装备正在以更高的性能，支持最为先辈的逻辑和存储芯片的生产。

第五步 · 薄膜堆积

为了建立芯片内部的微型器件，我们需要不竭地堆积一层层的薄膜并经过刻蚀去撤除其中过剩的部分，别的还要增加一些材料将分歧的器件分手开来。每个晶体管或存储单元就是经过上述进程一步步构建起来的。我们这里所说的“薄膜”是指厚度小于1微米（μm，百万分之一米）、没法经过普通机械加工方式制造出来的“膜”。将包括所需份子或原子单元的薄膜放到晶圆上的进程就是“堆积”。

要构成多层的半导体结构，我们需要先制造器件叠层，即在晶圆概况交替堆叠多层薄金属（导电）膜和介电（绝缘）膜，以后再通太反复刻蚀工艺去除过剩部分并构成三维结构。可用于堆积进程的技术包括化学气相堆积 (CVD)、原子层堆积 (ALD) 和物理气相堆积 (PVD)，采用这些技术的方式又可以分为干法和湿法堆积两种。

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化学气相堆积

在化学气相堆积中，先驱气体味在反应腔发生化学反应并天生附着在晶圆概况的薄膜以及被抽出腔室的副产物。

等离子体增强化学气相堆积则需要借助等离子体发生反应气体。这类方式下降了反应温度，是以很是合适对温度敏感的结构。利用等离子体还可以削减堆积次数，常常可以带来更高质量的薄膜。

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原子层堆积

原子层堆积经过每次只堆积几个原子层从而构成薄膜。该方式的关键在于循环按一定顺序停止的自力步调并连结杰出的控制。在晶圆概况涂覆先驱体是第一步，以后引入分歧的气体与先驱体反应即可在晶圆概况构成所需的物资。

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物理气相堆积

望文生义，物理气相堆积是指经过物理手段构成薄膜。溅射就是一种物理气相堆积方式，其道理是经过氩等离子体的轰击让靶材的原子溅射出来并堆积在晶圆概况构成薄膜。

在某些情况下，可以经过紫外线热处置 (UVTP) 等技术对堆积膜停止处置并改良其性能。

第六步 · 互连

半导体的导电性处于导体与非导体（即绝缘体）之间，这类特征使我们能完全掌控电流。经过基于晶圆的光刻、刻蚀和堆积工艺可以构建出晶体管等元件，但还需要将它们毗连起来才能实现电力与信号的发送与接收。

金属因其具有导电性而被用于电路互连。用于半导体的金属需要满足以下条件：

低电阻率：由于金属电路需要传递电流，是以其中的金属应具有较低的电阻。

热化学稳定性：金属互连进程中金属材料的属性必须连结稳定。

高牢靠性：随着集成电路技术的成长，即即是少许金属互连材料也必须具有充足的耐用性。

制造本钱：即使已经满足前面三个条件，材料本钱太高的话也没法满足批量生产的需要。

互连工艺首要利用铝和铜这两种物资。

铝互连工艺

铝互连工艺始于铝堆积、光刻胶利用以及曝光与显影，随后经过刻蚀有挑选地去除任何过剩的铝和光刻胶，然后才能进入氧化进程。前述步调完成后再不竭反复光刻、刻蚀和堆积进程直至完成互连。

除了具有出色的导电性，铝还具有轻易光刻、刻蚀和堆积的特点。此外，它的本钱较低，与氧化膜粘附的结果也比力好。其弱点是轻易腐蚀且熔点较低。别的，为避免铝与硅反应致使毗连题目，还需要增加金属堆积物将铝与晶圆离隔，这类堆积物被称为“阻挡金属”。

铝电路是经过堆积构成的。晶圆进入真空腔后，铝颗粒构成的薄膜会附着在晶圆上。这一进程被称为“气相堆积 (VD) ”，包括化学气相堆积和物理气相堆积。

铜互连工艺

随着半导体工艺紧密度的提升以及器件尺寸的缩小，铝电路的毗连速度和电气特征逐步没法满足要求，为此我们需要寻觅满足尺寸和本钱两方面要求的新导体。铜之所以能取代铝的第一个缘由就是其电阻更低，是以能实现更快的器件毗连速度。其次铜的牢靠性更高，由于它比铝更能抵抗电迁移，也就是电流流过金属时发生的金属离子活动。

可是，铜不轻易构成化合物，是以很难将其气化并从晶圆概况去除。针对这个题目，我们不再去刻蚀铜，而是堆积和刻蚀介电材料，这样便可以在需要的地方构成由沟道和通路孔组成的金属线路图形，以后再将铜填入前述“图形”即可实现互连，而最初的填入进程被称为“镶嵌工艺”。

随着铜原子不竭分散至电介质，后者的绝缘性会下降并发生阻挡铜原子继续分散的阻挡层。以后阻挡层上会构成很薄的铜种子层。到这一步以后便可以停止电镀，也就是用铜添补高深宽比的图形。添补后过剩的铜可以用金属化学机械抛光 (CMP) 方式去除，完成后即可堆积氧化膜，过剩的膜则用光刻和刻蚀工艺去除即可。前述全部进程需要不竭反复直至完成铜互连为止。

经过上述对照可以看出，铜互连和铝互连的区分在于，过剩的铜是经过金属CMP而非刻蚀去除的。

第七步 · 测试

测试的首要方针是检验半导体芯片的质量能否到达一定标准，从而消除不良产物、并进步芯片的牢靠性。别的，经测试有缺点的产物不会进入封装步调，有助于节省本钱和时候。电子管芯分选 (EDS) 就是一种针对晶圆的测试方式。

EDS是一种检验晶圆状态中各芯片的电气特征并由此提升半导体良率的工艺。EDS可分为五步，具体以下 ：

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电气参数监控 (EPM)

EPM是半导体芯片测试的第一步。该步调将对半导体集成电路需要用到的每个器件（包括晶体管、电容器和二极管）停止测试，确保其电气参数达标。EPM的首要感化是供给测得的电气特征 数据，这些数据将被用于进步半导体制造工艺的效力和产物性能（并非检测不良产物）。

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晶圆老化测试

半导体不良率来自两个方面，即制造缺点的比率（早期较高）和以后全部生命周期发生缺点的比率。晶圆老化测试是指将晶圆置于一定的温度和AC/DC电压下停止测试，由此找出其中能够在早期发生缺点的产物，也就是说经过发现潜伏缺点来提升终极产物的牢靠性。

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检测

老化测试完成后就需要用探针卡将半导体芯片毗连到测试装配，以后便可以对晶圆停止温度、速度和活动测试以检验相关半导体功用。具体测试步调的说明请见表格。

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修补

修补是最重要的测试步调，由于某些不良芯片是可以修复的，只需替换掉其中存在题目标元件即可。

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点墨

未能经过电气测试的芯片已经在之前几个步调中被分拣出来，但还需要加上标志才能区分它们。曩昔我们需要用特别墨水标志有缺点的芯片，保证它们用肉眼即可识别，现在则是由系统按照测试数据值自动停止分拣。

第八步 · 封装

经过之前几个工艺处置的晶圆上会构成巨细相称的方形芯片（又称“单个晶片”）。下面要做的就是经过切割获得零丁的芯片。刚切割下来的芯片很懦弱且不能交换电信号，需要零丁停止处置。这一处置进程就是封装，包括在半导体芯片内部构成庇护壳和让它们可以与内部交换电信号。全部封装制程分为五步，即晶圆锯切、单个晶片附着、互连、成型和封装测试。

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晶圆锯切

要想从晶圆上切出无数致密排列的芯片，我们首先要仔细“研磨”晶圆的后背直至其厚度可以满足封装工艺的需要。研磨后，我们便可以沿着晶圆上的划片线停止切割，直至将半导体芯片分手出来。

晶圆锯切技术有三种：刀片切割、激光切割和等离子切割。刀片切割是指用金刚石刀片切割晶圆，这类方式轻易发生磨擦热和碎屑并是以损坏晶圆。激光切割的精度更高，能轻松处置厚度较薄或划片线间距很小的晶圆。等离子切割采用等离子刻蚀的道理，是以即使划片线间距很是小，这类技术一样能适用。

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单个晶片附着

一切芯片都从晶圆上分手后，我们需要将零丁的芯片（单个晶片）附着到基底（引线框架）上。基底的感化是庇护半导体芯片并让它们能与内部电路停止电信号交换。附着芯片时可以利用液体或固体带状粘合剂。

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互连

在将芯片附着到基底上以后，我们还需要毗连两者的打仗点才能实现电信号交换。这一步可以利用的毗连方式有两种：利用细金属线的引线键合和利用球形金块或锡块的倒装芯片键合。引线键合属于传统方式，倒装芯片键合技术可以加速半导体制造的速度。

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成型

完成半导体芯片的毗连后，需要操纵成型工艺给芯片内部加一个包装，以庇护半导体集成电路不受温度和湿度等内部条件影响。按照需要制成封装模具后，我们要将半导体芯片和环氧模塑料 (EMC) 都放入模具中并停止密封。密封以后的芯片就是终极形状了。

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封装测试

已经具有终极形状的芯片还要经过最初的缺点测试。进入终极测试的全数是制品的半导体芯片。它们将被放入测试装备，设定分歧的条件例如电压、温度和湿度等停止电气、功用和速度测试。这些测试的成果可以用来发现缺点、进步产物资量和生产效力。

封装技术的演变

随着芯片体积的削减和性能要求的提升，封装在曩昔数年间已履历了屡次技术革新。面向未来的一些封装技术和 计划包括将堆积用于传统后道工艺，例如晶圆级封装(WLP)、凸块工艺和重布线层 (RDL) 技术，以及用于前道晶圆制造的的刻蚀和清洁技术。

下面我们先容一些基于泛林团体开辟的先辈封装处理计划。

什么是先辈封装？

传统封装需要将每个芯片都从晶圆中切割出来并放入模具中。晶圆级封装(WLP)则是先辈封装技术的一种, 是指间接封装仍在晶圆上的芯片。WLP的流程是先封装测试，然后一次性将一切已成型的芯片从晶圆上分手出来。与传统封装相比，WLP的上风在于更低的生产本钱。

先辈封装可分别为2D封装、2.5D封装和3D封装。

更小的2D封装

如前所述，封装工艺的首要用处包括将半导体芯片的信号发送到内部，而在晶圆上构成的凸块就是发送输入/输出信号的打仗点。这些凸块分为扇入型(fan-in) 和扇出型 (fan-out) 两种，前者的扇形在芯片内部，后者的扇形则要超越芯片范围。我们将输入/输出信号称为I/O（输入/输出），输入/输出数目称为I/O计数。I/O计数是肯定封装方式的重要根据。假如I/O计数高攀采用扇入封装工艺。由于封装后芯片尺寸变化不大，是以这类进程又被称为芯片级封装 (CSP) 或晶圆级芯片尺寸封装 (WLCSP)。假如I/O计数较高，则凡是要采用扇出型封装工艺，且除凸块外还需要重布线层 (RDL) 才能实现信号发送。这就是“扇出型晶圆级封装 (FOWLP)”。

2.5D 封装

2.5D封装技术可以将两种或更多范例的芯片放入单个封装，同时让信号横向传送，这样可以提升封装的尺寸和性能。最普遍利用的2.5D封装方式是经过硅中介层将内存和逻辑芯片放入单个封装。2.5D封装需要硅通孔 (TSV)、微型凸块和小间距RDL等焦点技术。

3D 封装

3D封装技术可以将两种或更多范例的芯片放入单个封装，同时让信号纵向传送。这类技术适用于更小和I/O计数更高的半导体芯片。TSV可用于I/O计数高的芯片，引线键合可用于I/O计数低的芯片，并终极构成芯片垂直排列的信号系统。3D封装需要的焦点技术包括TSV和微型凸块技术。

来历：泛林半导体（以上材料系转载，并不代表半导体材料和装备的概念，若有触及版权等题目，请联系我们以便处置 ）