xilinx的工具ISE中有没有DDR2的IP内核呢
我用的是v5系列的，可是我搜索DDR没有找到这个核
mig就是啊
coregen 里面的mig就是的，V5 是有DDR2的，没有DDR3
有的，我用过的
有点，不过ise版本应该是11.5以上
谢谢，已经找到了，但是是不是mig只支持VERILOG呢，为什么生成后的代码不是vhdl的呢，这个能改吗
看到了，但是我在progect下边prefer language选的是vhdl，但是mig生成的还是verilog的例化，是不是MIG不支持VHDL呢
我之前也用过MIG，记得应该是支持VHDL的，但我用的是Verilog.
那你仿真的时候ddr2的模型是不是也是用的mig自动生成的呢?
没用仿真模型，我后来在EDK中直接调用MPMC，没再用MIG了。所以对MIG也不是很熟悉，只是曾经用过而已。
V5的MIG，要看你用的ISE是哪个版本的。 11.4 是没有VHDL的。 12.1就有了。
如果你用的主要语言是vhdl也没有关系，你可以用component把那个DDR2的顶层包成元件去调用就可以了。不影响。
仿真的话，你直接用ise生成的那个ddr2的模型就可以，没有关系的。 记得DDR2顶层有参数需要在仿真和P&R的时候区别赋值的，主要是要跳过那个initialize的过程的，特别提醒你要注意，别搞错了。
其实我觉得，关于这个ddr2 ip core的问题，因为我拿到的都是开放源代码的，我不知道你拿到的是什么样的。有了问题还是多跟xilinx的fae多沟通，因为根据你的具体设计，时钟复位什么的，是不是需要修改一些参数。
特别重要的，就是最后ddr2的管脚约束，你的ucf文件怎么写，管脚怎么分配，这个是一定要xilinx的人跟你们那边做pcb layout的人一起搞定的，这个很重要。
1. DDR2顶层有参数需要在仿真和P&R的时候区别赋值的，主要是要跳过那个initialize的过程的，这个是什么意思呢，难道就是我后仿真找不到变量的原因吗?
2.ddr2 ip core，我拿到的就是mig自己生成的代码，我只是在MIG界面操作的时候进行管教分配时分配成自己的，然后UCF文件MIG就自动成我生成了，我没做修改，试着进行布局布线，PAR上也没有报错，但是会显示好多没有布线成功，就像图片上的。
3.我接收是别人的板子，接着做的，硬件上还分析我得问下。
正在调试
你现在进展到哪里了呢?
看看...这个我有了 ..路过
路过+1 上几楼的人 挺牛的！ 我还没真正使用过ddr2的内核 现在也学习当中！
看EETOP長知識
请教一下，我都找不到mig怎么办，我是ise10.1版本的，什么都不知道
core generator 需要full license，请问能否分享一下?
曾经我一个师兄装的ise少了很多ipcore，后来重装ise
DDR2的以前没用过，现在也在摸索中。
我记得，是有，真有
不过ise版本应该是11.5以上
下一篇： 一道ASIC设计笔试题，求大神
FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路 相关文章：
- FPGA Verilog HDL 设计实例系列连载------交通灯的控制
- vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
- 关于Rx receiver的问题
- 转：用fpga 实现图形算法的硬件加速设计 有源码
- 我的FPGA学习步骤
- FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器
- 求助vcs仿真xilinx的库的问题
- 新版破解器 Quartus II 13
- Vivado中做MicroBlaze实验 S
- “ Could not start or
- modelsim仿真
- VCS2016 求助
- 求助！ modelsim显示 :
- 用Verilog语言编写SJA1000 C