建立时间与保持时间
建立时间与保持时间
概述: 建立时间、保持时间模型展现;建立时间余量、保持时间余量的计算;以及系统允许时钟频率的最大频率计算。
文章目录
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- 1、建立时间与保持时间概述及模型
- 2、寄存器之间数据传输时建立时间与保持时间
- 3、寄存器之间数据传输时建立时间余量与保持时间余量计算
- 4、 FPGA允许的最大时钟频率或最小时钟周期
- 5、计算FPGA时钟所允许的最大频率或最小时钟周期
- 6、违反建立和保持时间会发生什么?
- 7、Vivado中建立时间余量与保持时间余量的计算。
1、建立时间与保持时间概述及模型
建立时间(Tsu): 在时钟采样沿之前,数据必须保持稳定的时间,该时间量称为建立时间。
保持时间(Th): 在时钟采样沿之后,数据必须保持稳定的最短时间。
理想最优的建立时间和保持时间出现在数据中间采样的位置,如下所示,实质就是使触发器在采样沿得到稳定的数据,如果数据在时钟上升沿的建立保持时间内{latch edge-setup,latch edge+hold time}发生跳变,则会产生亚稳态输出,即输出值在短时间内处于不确定态,有可能是1,有可能是0,也可能什么都不是,处于中间态。
北海浪人: 求工程文件,谢谢大佬~
qq_42749351: 已付款,求PDF
2401_83372904: 有了吗 能给我一份吗
qq_44718031: 你好,能够请问下这个IP的作用是什么?一般用在什么场景下?是将axi lite数据和uart数据互相转换吗?
饭饭029: 谢谢